 數(shù)字集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
| 課程說明 |
本課程講授基于Synopsys EDA tools構(gòu)成的SOC數(shù)字電路開發(fā)流程，學(xué)員通過運(yùn)用數(shù)字邏輯、硬件描述語言完成一個(gè)專題項(xiàng)目設(shè)計(jì)，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析等一系列數(shù)字電路設(shè)計(jì)流程中的設(shè)計(jì)技巧，終使學(xué)員能獨(dú)立完成電路模塊的前端設(shè)計(jì)。
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| 培訓(xùn)目標(biāo) |
幫助學(xué)員熟悉并掌握典型數(shù)字SOC芯片前端開發(fā)流程和設(shè)計(jì)技巧，以及相關(guān)設(shè)計(jì)軟件的使用，課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實(shí)際工作經(jīng)驗(yàn)，能夠獨(dú)立完成SOC中等模塊的設(shè)計(jì)。
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| 入學(xué)要求 |
有數(shù)字電路設(shè)計(jì)和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。 |
| 班級(jí)規(guī)模及環(huán)境 |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限5人，多余人員安排到下一期進(jìn)行。 |
| 上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上�！浚和瑵�(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈
近開課時(shí)間(周末班/連續(xù)班/晚班）：IC設(shè)計(jì)工程師培訓(xùn)班：2020年7月27日 |
| 學(xué)時(shí) |
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
★實(shí)驗(yàn)設(shè)備請(qǐng)點(diǎn)擊這兒查看★ |
| 新優(yōu)惠 |
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◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。 |
| 師資團(tuán)隊(duì) |
【李老師】
大規(guī)模集成電路設(shè)計(jì)專家，10多年超大規(guī)模電路版圖設(shè)計(jì)經(jīng)驗(yàn)，精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通版圖設(shè)計(jì)的各種EDA工具（如：Virtuoso/Calibre/Dracula/Assura），
熟練掌握版圖設(shè)計(jì)規(guī)則并進(jìn)行驗(yàn)證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉有CMOS設(shè)計(jì)規(guī)則、物理設(shè)計(jì)以及芯片的生產(chǎn)流程與封裝。
【王老師】
資深I(lǐng)C工程師，9年集成電路IC設(shè)計(jì)經(jīng)驗(yàn)，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的版圖設(shè)計(jì)工作。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計(jì)，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設(shè)計(jì)。
【趙老師】
從事數(shù)字集成電路設(shè)計(jì)十幾年，精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通VERILOG,VHDL語言，
擅長(zhǎng)芯片前后端設(shè)計(jì)和復(fù)雜項(xiàng)目實(shí)施的規(guī)劃管理，其領(lǐng)導(dǎo)開發(fā)的芯片已成功應(yīng)用于數(shù)個(gè)國(guó)際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗(yàn)，對(duì)于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計(jì)技術(shù)和流程有良好把握。長(zhǎng)期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過百萬門的數(shù)字芯片成功流片經(jīng)驗(yàn).
★更多師資力量請(qǐng)見曙海師資團(tuán)隊(duì)。 |
| 質(zhì)量保障 |
1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后免費(fèi)提供一個(gè)月的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
| 集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
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第一階段 集成電路前端設(shè)計(jì) |
1.邏輯設(shè)計(jì)理論
2.Verilog語言
3.數(shù)字電路驗(yàn)證
1)驗(yàn)證平臺(tái)的建立
2）功能測(cè)試
4.設(shè)計(jì)綜合（synthesys）
6.靜態(tài)時(shí)序分析
7.數(shù)字前端全流程設(shè)計(jì)工具
8.相關(guān)工藝庫文件計(jì)算機(jī)操作系統(tǒng)UNIX應(yīng)用；
9.數(shù)字電路邏輯設(shè)計(jì)；
10.硬件描述語言HDL和邏輯綜合初步；
11.集成電路設(shè)計(jì)導(dǎo)論及流程；
12.數(shù)字集成電路設(shè)計(jì)要點(diǎn)；
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13.SOC設(shè)計(jì)原理；
14.
數(shù)字系統(tǒng)設(shè)計(jì)與FPGA現(xiàn)成集成；
15.FPGA驗(yàn)證；
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16.RTL驗(yàn)證；
17.靜態(tài)分析；
18.邏輯綜合（Logic Synthesis）；
19.軟硬件協(xié)同設(shè)計(jì)仿真；
20.實(shí)驗(yàn)：
1）RTL coding
2)狀態(tài)機(jī)中斷處理
3）testbench 建立
21.實(shí)驗(yàn)：
1）RTL coding
4）算法
5）CPU控制
6）Testbench建立
7)綜合
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第二階段 數(shù)字集成電路后端設(shè)計(jì) |
1.Floor plan
2.電源規(guī)劃
3.布局、擺放
4.時(shí)鐘樹
5.布線
6.靜態(tài)時(shí)序分析
7.驗(yàn)證
8.實(shí)驗(yàn)
9.數(shù)字后端全流程設(shè)計(jì)工具
10.相關(guān)工藝庫文件
11.數(shù)字設(shè)計(jì)要點(diǎn)；
12.集成電路中用到的工藝庫；
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14.集成電路設(shè)計(jì)原理；
15.SOC設(shè)計(jì)導(dǎo)論；
16.IC布局布線設(shè)計(jì)；
17.項(xiàng)目設(shè)計(jì)實(shí)踐。 |
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第三階段 |
1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語法規(guī)范、語言與電路實(shí)現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實(shí)現(xiàn)技巧、基于Verilog語言的測(cè)試編碼技巧，功能驗(yàn)證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時(shí)序電路、基于TCL的綜合流程、綜合策略、設(shè)計(jì)環(huán)境和設(shè)計(jì)約束的制定、綜合優(yōu)化的技巧、實(shí)現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、靜態(tài)分析技術(shù)
基于Synopsys PT的分析技術(shù)，介紹靜態(tài)分析、基于TCL技術(shù)的處理過程和常用的時(shí)序分析方法。
項(xiàng)目實(shí)踐：
本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)ARM9的處理器，具體涉及一下內(nèi)容：
1.架構(gòu)及設(shè)計(jì)流程
2.CPU核
1）指令
2）指令流水
3）數(shù)據(jù)緩沖和指令緩沖
4）內(nèi)部數(shù)據(jù)ram和指令RAM
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