 集成電路IC設計工程師培訓班 |
| 課程說明 |
本課程講授基于Synopsys EDA tools構成的ASIC/SOC數字電路前端開發流程，學員通過運用數字邏輯、硬件描述語言完成一個中等規模的專題項目設計，在課程過程中掌握數字集成電路的coding、仿真、綜合、靜態時序分析、可測性設計、一致性驗證等一系列數字電路前端流程中的設計技巧，終使學員達到能獨立完成中等規模電路模塊的前端設計水平。模擬前端設計當中建模、模擬、驗證、優化，以及模擬電路設計中的測試電路技術和可測性設計技術和新的亞微米CMOS電路設計技術，通過多個專題實驗幫助學員熟悉模擬設計流程，提升學員分析、設計、優化、測試電路的能力。本課程涵蓋模擬設計領域相關技術的核心內容，注重基礎知識和實用技巧的講解外，還將特別講授近年發表在JSSC/ISSCC等國際一流雜志上新的設計理念。本課程為模擬設計高端精華課程，老師將多年實踐經驗手把手教授，讓學員在真實的項目實踐環境中提升技術水平，熟練使用EDA工具，真正掌握IC設計中“漁”的手段
本課程同時講授CMOS模擬集成電路結構的分析與設計，詳細介紹在不同應用指標要求下的多種模擬電路模塊的設計，以及設計所必須考慮的測試問題，通過課題實踐范例和專題制作，讓學員掌握CMOS模擬集成電路的實際設計方法、實用技巧以及成熟的設計經驗。本課程包括以下四個教學模塊，分別是：
前端設計實用技術，內容包含CMOS模擬電路工藝與器件模型分析，版圖基本知識，學習Unix/Linux操作系統及命令，前端設計常用EDA工具的安裝、調試及基本使用方法；
模擬設計實踐培訓，內容包含實踐性地電流鏡電路分析與設計、參考源電路設計，在此基礎上介紹模擬電路的噪聲模型與分析以及開關電容電路設計、放大器電路設計、運放反饋設計、運放穩定性與頻率補償、運算跨導放大器(OTA)、比較器設計等技巧。以高性能運放和比較器為實例進行分析與指導，進行AD/DA電路模型分析、SNR分析、ADC和DAC電路結構分析、仿真驗證技術的學習。還將以PLL、Sigma-delta ADC/DAC為設計實例，著重講述各模塊電路的劃分與設計技巧，通過專題實踐幫助學員快速熟悉、掌握模擬電路設計的流程；
前端設計高級技術進階，內容以業界主流的音頻產品為實例，進行模擬電路設計與版圖設計的關系、測試電路技術、可測性設計技術，以及亞微米CMOS電路設計技術的教學； |
| 培訓目標 |
幫助學員熟悉并掌握典型數字ASIC/SOC芯片前端開發流程和設計技巧，以及相關設計軟件的使用，課程結束后學員可積累相當于1年左右的實際工作經驗，能夠獨立完成ASIC/SOC中等模塊的設計。
掌握模擬集成電路基本原理與實際范例，能分析和設計各類CMOS模擬集成電路，掌握CMOS模擬電路設計流程和設計方法，可獨立完成模擬電路前端設計，具備一定的實際設計經驗，成為中級模擬IC前端設計工程師。
本培訓在短時間內快速提高版圖知識及實戰能力，具備實踐項目能力——
（1）如何進行版圖的驗證（DRC/LVS）；
（2）Latch up和ESD原理及版圖設計。
同時，在加強實踐項目能力的基礎上，鞏固加強基礎知識——
（1）UNIX操作系統的使用、Virtuoso layout工具使用等知識；
（2）數字標準單元（如反相器、與非門、D觸發器等）的版圖設計
（3）模擬電路（如偏置電路和差分放大電路等）的版圖設計； |
| 入學要求 |
| 有數字電路設計和硬件描述語言的基礎或自學過相關課程。。 |
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班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號) |
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堅持小班授課，為保證培訓效果，增加互動環節，每期人數限3到5人。 |
| 上課時間和地點 |
上課地點：【上�！�：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈
近開課時間(周末班/連續班/晚班）：IC設計工程師培訓班：2025年5月1日....--即將開課--...............................(歡迎您垂詢，視教育質量為生命！) |
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實驗設備 |
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| 師資團隊 |
【趙老師】
大規模集成電路設計專家，10多年超大規模電路SOC芯片設計和版圖設計經驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線，精通SOC芯片
設計和版圖設計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。
熟練掌握版圖設計規則并進行驗證及修改；熟練掌握Unix/Linux操作系統；熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。
【王老師】
資深IC工程師，十幾年集成電路IC設計經驗，精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網絡芯片、手機芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設計。
【張老師】
從事數字集成電路設計10余年，精通CMOS工藝流程、版圖設計和布局布線，精通VERILOG,VHDL語言，
擅長芯片前端、后端設計和復雜項目實施的規劃管理，其領導開發的芯片已成功應用于數個國際知名芯片廠商之產品中。豐富的芯片開發經驗，對于現今主流工藝下的同步數字芯片設計技術和流程有良好把握。長期專注于內存控制器等產品的研發，擁有數顆規模超過百萬門的數字芯片成功流片經驗.
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| 質量保障 |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
3、培訓合格學員可享受免費推薦就業機會。 |
| 集成電路IC設計工程師培訓班 |
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第一階段 集成電路前端設計 |
1.邏輯設計理論
2.Verilog語言
3.VHDL語言
4.數字電路驗證
1)驗證平臺的建立
2）功能測試
5.設計綜合（synthesys）
6.掃描鏈生成
7.仿真測試
1）DFT
2)ATPG
8.靜態時序分析(STA)
9.數字前端全流程設計工具
10.相關工藝庫文件計算機操作系統UNIX應用；
11.數字電路邏輯設計；
12.硬件描述語言HDL和邏輯綜合初步；
13.集成電路設計導論及流程；
14.半導體器件原理及集成電路概論；
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17.CMOS VLSI設計原理；
18.
數字系統設計與FPGA現成集成；
19.可測性設計；
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20.RTL驗證；
靜態時序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測性設計（DFT）；
IP Based設計；
軟硬件協同設計仿真；
Matlab系統設計
21.項目實戰：
1）RTL coding
2)狀態機中斷處理
3）testbench 建立
4）Testcase創建
22.項目實戰二：
1）RTL coding
2)通訊數據協議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA |
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第二階段 數字集成電路后端設計 |
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1.Floor plan
2.電源規劃
3.布局、擺放
4.時鐘樹
5.布線
6.RC extraction
7.靜態時序分析（STA）
8.驗證
1)DRC
2)lvs
3)erc
9.項目實戰
10.數字后端全流程設計工具
11.相關工藝庫文件
12.半導體器件原理及集成電路概論；
13.集成電路設計導論及流程；
14.版圖設計知識；
15.版圖設計工具及使用方法；
16.項目設計實踐 |
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17.CMOS集成電路設計原理；
18.ASIC設計導論；
19.IC布局布線設計；
20.版圖驗證和提��；
21.可測性設計；
22.項目設計實踐。 |
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23.Top-Down設計流程；
24.Full-Customer設計流程；
25.標準單元庫設計；
26.單元庫的各種庫文件；
27.各種單元的功能，結構和版圖。 |
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第三階段 IC版圖強化 |
計算機網絡與UNIX應用
UNIX是當代著名的多用戶、多進程、多任務的分時操作系統。目前，大部分的IC
EDA軟件都是基于UNIX操作系統平臺的。
★ 計算機網絡
★ UNIX概述
★
UNIX系統訪問
★ UNIX的圖形用戶界面
★ 文件和目錄
★ 文件結構
★ 文件管理
★
UNIX文本編輯器?Vi
★ SUN 工作站簡況
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半導體基礎理論
★半導體基本特性
半導體材料
晶體結構
價鍵
能級與能帶
電子與空穴
N型半導體和P型半導體
★
晶體管工作原理
PN結
PN結二極管
雙極型晶體管
MOS場效應晶體管
★
集成電路中的器件結構
電學隔離的必要性和方法
二極管、雙極型晶體管、MOS場效應晶體管、電阻、電容、接觸
孔、通孔和互連線的結構
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集成電路制造工藝
★ 集成電路制造工藝引論
★ 外延生長
★ 掩膜制版工藝
★
光刻
★ 熱氧化
★ 摻雜工藝（熱擴散、離子注入）
★ 刻蝕
★ 化學氣相淀積
★
鍍膜
★ 集成電路工藝集成技術(MOS工藝、雙極型工藝) |
集成電路設計概論
★ 集成電路概述
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集成電路設計概述
★ 設計流程和設計工具
★ 國內外集成電路技術發展概況
★
國內外主要集成電路晶圓代工廠(Foundry)介紹
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集成電路設計EDA工具
★ EDA軟件的發展概況
★ 前端設計軟件概況
★
后端設計軟件
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基本版圖知識
★ 集成電路常用設計流程
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基本版圖知識
版圖的層次
版圖設計中的注意事項
不同器件特性相對版圖布局的關系
★
設計規則和版圖驗證
設計規則
布局布線
版圖驗證知識（設計規則檢查DRC、電學規則檢查ERC、版圖和電路的對比檢查LVS、版圖參數提取LPE）
★
版圖設計
版圖編輯環境設置
版圖編輯軟件的使用
版圖數據文件操作基礎知識
★
版圖設計實例
概述
五管單元與非門的設計
一交通路口信號燈控制器設計 |
芯片的物理分析
★
MOS集成電路的芯片解剖
芯片解剖過程
電路分析
時序邏輯分析
版圖設計規則的分析
版圖的布局布線分析
★
雙極型集成電路的芯片解剖
版圖識別要點 |
第四階段 |
1：Virtuoso Layout Editor工具介紹、正確的工作環境設定和Bindkey設定
2：如何理解Design Rule,并根據Design Rule布局PMOS和NMOS
3：Latch-Up和Antenna Rule原理說明及如何正確布局
4：正確布局基本邏輯單元，如INV,NAND,NOR等
5：DRC和LVS操作和排錯
6：DFF版圖設計及DRC&LVS clean。
7：Diode、BJT、各種電阻和電容的版圖布局及應用
8：模擬電路Current mirror，Bias和OP等電路原理及版圖布局
9：PAD原理及版圖設計 |
第五階段 模擬集成電路設計 |
第一部分、基本電路及理論
1．半導體器件原理以及模型
2．半導體工藝，封裝技術
3．版圖設計，latch up和天線效應
4．EDA tool，rules，Unix，Spice等工具以及語言使用
5．單級放大器和差分對
6．電流鏡，電流源，電壓源實驗
7．比較器
8．一級運放，fold-cascode實驗
9．反饋、穩定性理論、補償
10．兩級放大器，two-stage op實驗
11．LDO專題，VCCS，buffered-LDO實驗
12．全差分放大器，全差分放大器實驗
第二部分、綜合應用及業界趨勢
13．放大器應用：濾波、驅動、積分、加減法、乘法等
14．先進放大器：Audio amplifier專題
15．開關電容電路
16．AD/DA原理，種類
17．Sigma-delta ADC建模，設計技巧
18．PLL專題及實驗
19．DC-DC專題
20．Class-D專題
21．ESD技術以及發展狀況
22.IC設計流程，工具，仿真，基本設計概念，模擬單元設計 |
第六階段 |
1、代碼編寫及仿真技巧
系統介紹verilog語法規范、語言與電路實現之關系，以及RTL仿真技術、RTL代碼編寫技巧、控制單元和數據通路單元的實現技巧、基于Verilog語言的測試編碼技巧，功能驗證及Testbench搭建的技巧。
2、綜合技術
講述綜合基礎、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設計環境和設計約束的制定、綜合優化的技巧、實現優化結果的可綜合代碼編寫技術等。
3、可測試設計技術
基于Synopsys DFT compiler的DFT技術，介紹可測性設計技術、組合電路和時序電路的測試方法、基于TCL的DFT設計實現的基本流程。
4、靜態時序分析技術
基于Synopsys PT的靜態時序分析技術，介紹靜態時序分析、基于TCL技術的處理過程和常用的時序分析方法。
5、一致性驗證技術介紹
介紹一致性驗證技術，使學員了解基于Synopsys Formality 的一致性驗證方法。9、實際電流鏡設計
6、基準源設計與hspice使用技巧
7、運放設計與hspice使用技巧，二級運放，RC二級運放
8、比較器、振蕩器設計
9、電源系統設計（LDO）原理、結構、設計
10、Virtuoso LE使用與drc, lvs、版圖設計實例
11、電源系統設計（DC-DC）
6、Cache控制器專題項目
項目實踐：
本課程專題實驗是構造一個8位CPU（8051）的外部Cache控制器，用于實現CPU通過LPC協議(Intel的一種主板總線協議)訪問外部LPC FW Hub(Burst訪問)的執行程序。本項目包括CPU core接口模塊,控制狀態寄存器模塊,two-way組相聯的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學員可以從中學習如何從IP,標準接口spec和Cache算法入手，進行項目的Architecture設計，完成模塊劃分，設計spec和RTL代碼，建立仿真計劃和仿真環境，完成整個項目的功能仿真到綜合、STA，以及一致性驗證,實現一個較完整的SOC設計流程。設計規模在萬門級。在0.25um工藝庫下，頻率不小于100MHz。
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總部李老師
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