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      嵌入式培訓

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        SystemVerilog驗證培訓
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             堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。
         上課時間和地點
      上課地點:【上海】:同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
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      SystemVerilog驗證培訓:2025年5月1日....--即將開課--...............................(歡迎您垂詢,視教育質量為生命!)
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              1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
              2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
              3、培訓合格學員可享受免費推薦就業機會。

        SystemVerilog驗證培訓
      第一階段

      課程說明:

      SystemVerilog驗證是針對數字電路驗證技術初/中級學員的課程,是數字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述,更重要的是對SystemVerilog OOP技術的理論和用法的歸納,總結和升華,通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師,構建基于SystemVerilog語言的Testbench,熟練掌握驗證流程和驗證工作規劃,進而為掌握IC高級驗證技術打下堅實的基礎。

      課程大綱:

      1.?SystemVerilog 驗證平臺的架構

      2.?SystemVerilog 語義語法

      3.?SystemVerilog 并發操作機制

      4.?Object Oriented Programming (OOP) 面向對象的編程

      5.?SystemVerilog 內部通信機制

      6.?SystemVerilog Assertion

      7.?功能覆蓋率統計

      第二階段 SystemVerilog VMM
      課程說明:

      VMM驗證方法學是針對數字電路驗證技術高級學員的課程,是數字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對VMM驗證方法的理論描述,更重要的是對VMM驗證方法學的理論和用法的歸納,總結和升華,通過VMM驗證方法學課程的學習可以快速成為一名優秀的IC驗證工程師。

      課程大綱:

      1. VMM 驗證平臺的架構

      2. VMM 消息服務機制

      3. VMM 數據建模

      4. 激勵生成與工廠模式

      5. 覆蓋率統計與自動比較的回調機制

      6. 驗證方法學使用技巧
       
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      本課程部分實驗室實景
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