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        1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
        2、課程完成后,授課老師留給學(xué)員手機(jī)和Email,保障培訓(xùn)效果,免費(fèi)提供半年的技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。

課程說(shuō)明：

SystemVerilog驗(yàn)證是針對(duì)數(shù)字電路驗(yàn)證技術(shù)初/中級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師必須掌握的一項(xiàng)基本技能。該課程不僅是對(duì)SystemVerilog的語(yǔ)法描述，更重要的是對(duì)SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過(guò)SystemVerilog驗(yàn)證課程的學(xué)習(xí)可以快速成為一名合格的IC驗(yàn)證工程師，構(gòu)建基于SystemVerilog語(yǔ)言的Testbench，熟練掌握驗(yàn)證流程和驗(yàn)證工作規(guī)劃，進(jìn)而為掌握IC高級(jí)驗(yàn)證技術(shù)打下堅(jiān)實(shí)的基礎(chǔ)。

課程大綱：

1.?SystemVerilog 驗(yàn)證平臺(tái)的架構(gòu)

2.?SystemVerilog 語(yǔ)義語(yǔ)法

3.?SystemVerilog 并發(fā)操作機(jī)制

4.?Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>

5.?SystemVerilog 內(nèi)部通信機(jī)制

6.?SystemVerilog Assertion

7.?功能覆蓋率統(tǒng)計(jì)