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Verilog HDL高級(jí)編碼；
Modelsim、Debussy仿真工具及Synplify pro綜合工具的使用技巧；
建立HDL設(shè)計(jì)與電路實(shí)體間的對(duì)應(yīng)關(guān)系；
Verilog HDL實(shí)現(xiàn)復(fù)雜邏輯設(shè)計(jì)及構(gòu)建testbench的方法及技巧；
針對(duì)FPGA器件的代碼優(yōu)化方案；

FPGA設(shè)計(jì)原則(面積與速度平衡互換原則、硬件可實(shí)現(xiàn)原則、同步設(shè)計(jì)原則等；
FPGA的四種操作技巧(乒乓操作、串并轉(zhuǎn)換、流水線(xiàn)操作及數(shù)據(jù)同步等；

時(shí)序理論基本模型；
時(shí)序理論基本參數(shù)；
如何解決時(shí)序中的問(wèn)題：關(guān)鍵路徑的處理；
跨時(shí)鐘域的處理：異步電路同步化；
亞穩(wěn)態(tài)的出現(xiàn)及解決方法；
利用QuarutsII提供的時(shí)序分析工具進(jìn)行系統(tǒng)時(shí)序分析；
時(shí)序分析中不同參數(shù)設(shè)置情況下時(shí)序約束結(jié)果的異同比較；

單/雙口RAM、DPRAM工作時(shí)序及其使用；
FIFO工作時(shí)序及其使用；
ROM工作時(shí)序及其使用；
鎖相環(huán)及串行收發(fā)器工作原理及其使用；
對(duì)比手工編寫(xiě)代碼與利用IP快速進(jìn)行設(shè)計(jì)的異同；

常系數(shù)復(fù)雜FIR濾波器的設(shè)計(jì);
使用基于IP核的設(shè)計(jì)方法和流程，針對(duì)速度、面積、和功耗的優(yōu)化;
使用EDA工具針對(duì)各個(gè)綜合階段的設(shè)計(jì)技巧，分析和驗(yàn)證設(shè)計(jì)實(shí)例，綜合各種設(shè)計(jì)手段、分析方法、優(yōu)化和驗(yàn)證方法;

基本實(shí)驗(yàn)

I2C的設(shè)計(jì)與測(cè)試
RSIC-CPU的設(shè)計(jì)與測(cè)試
LDPC編碼器設(shè)計(jì)
M序列設(shè)計(jì)
高級(jí)加密標(biāo)準(zhǔn)AES設(shè)計(jì)
PS2鍵鼠接口設(shè)計(jì)與實(shí)現(xiàn)
異步fifo的設(shè)計(jì)與實(shí)現(xiàn)