??課程內(nèi)容安排如下：

l?第一天上午課程如下，主要圍繞SV來(lái)展開(kāi)

1.?FPGA下KEY，LED控制實(shí)例講解，以Vivado 軟件為例

2.?FPGA下UART收發(fā)數(shù)據(jù)代碼實(shí)例講解，ZYNQ平臺(tái)下驗(yàn)證

3.?verilog，makefile，TCL腳本

4.?SV數(shù)據(jù)類(lèi)型

5.?SV過(guò)程語(yǔ)句，

6.?SV子過(guò)程

7.?SV連接設(shè)計(jì)

8.?SV測(cè)試平臺(tái)

?

l?第一天下午如下，主要圍繞VCS展開(kāi)

1.?Ubuntu18 系統(tǒng)中VCS，Verdi 的安裝及其環(huán)境配置

2.?QuestaSim 軟件安裝與使用

3.?VCS仿真分析軟件使用

4.?Verdi自動(dòng)調(diào)試平臺(tái)使用

5.?VCS簡(jiǎn)單使用方法

6.?RTL代碼邏輯綜合

7.?VCS門(mén)級(jí)網(wǎng)表仿真（Netlist）

8.?VirSim的圖形方式和每個(gè)窗口介紹

?

?

l?第二天上午如下，主要圍繞UVM展開(kāi)

1.?一個(gè)UVM驗(yàn)證平臺(tái)用例

2.?UVM基礎(chǔ)結(jié)構(gòu)

3.?TLM1.0通信

4.?驗(yàn)證平臺(tái)的運(yùn)行，

5.?phase，objection機(jī)制，domain的應(yīng)用

6.?sequence基礎(chǔ)和應(yīng)用，response的使用

7.?寄存器模型

8.?Factory機(jī)制

9.?代碼重用

?

?

?

?

l?第二天下午如下，主要圍繞UVM展開(kāi)

1.?interface

2.?layer sequence

3.?DUT參數(shù)的隨機(jī)化，

4.?聚合參數(shù)

5.?config_db

?