第一部分

準(zhǔn)備 Simulink 模型用于生成 HDL 代碼

Objective:?準(zhǔn)備 Simulink 模型用于生成 HDL 代碼。不需要優(yōu)化的簡單模型生成 HDL代碼和testbench。

·?準(zhǔn)備 Simulink 模型用于生成 HDL 代碼

·?生成 HDL 代碼

·?生成 testbench

·?使用 HDL simulator 驗(yàn)證生成的 HDL 代碼

定點(diǎn)精度控制

Objective:?建立生成的 HDL 代碼和模型中特定的 Simulink 模塊之間的對應(yīng)關(guān)系。使用定點(diǎn)工具完成模型定點(diǎn)架構(gòu)。

·?定點(diǎn)擴(kuò)展和繼承

·?定點(diǎn)設(shè)計工作流程

·?使用Fixed-Point Advisor

·?使用Fixed-Point 工具

·?命令行界面

多速率模型生成 HDL 代碼

Objective:?多速率模型生成 HDL 代碼。

·?準(zhǔn)備多速率模型用于生成 HDL 代碼

·?單個及多個時鐘引腳生成 HDL 代碼

·?理解和應(yīng)用跨時鐘域技術(shù)

第二部分

優(yōu)化生成的 HDL 代碼

Objective:?使用傳遞途徑滿足設(shè)計的時序要求。為面積優(yōu)化使用特定的硬件實(shí)現(xiàn)和進(jìn)行資源共享。

·?使用HDL Workflow Advisor 生成 HDL 代碼

·?通過傳遞途徑滿足時序要求

·?為兼容性 Simulink 模塊選擇特定的硬件實(shí)現(xiàn)

·?在子系統(tǒng)中共享 FPGA/ASIC 資源

·?驗(yàn)證優(yōu)化的 HDL 代碼是位周期精確的

·?將 Simulink 模塊映射到 FPGA 相應(yīng)的硬件資源

使用本地浮點(diǎn)

Objective:?在 HDL 代碼中執(zhí)行浮點(diǎn)值和運(yùn)算。

·?使用本地浮點(diǎn)的原因和情況

·?使用 HDL Coder 生成目標(biāo)獨(dú)立的 HDL 代碼

·?定點(diǎn)和浮點(diǎn)比較

·?優(yōu)化浮點(diǎn)執(zhí)行

外部 HDL 代碼與生成的 HDL 代碼接口

Objective:?設(shè)計中集成手寫 HDL 代碼和/或供應(yīng)商的 IP。

·?外部 HDL 代碼接口

通過協(xié)同仿真驗(yàn)證 HDL 代碼

Objective:?在 Simulink模型中使用 HDL simulator 驗(yàn)證 HDL 代碼。

·?使用 Simulink 驗(yàn)證 HDL 組件

·?使用黃金模型比較手寫 HDL 代碼

·?合并 HDL 代碼和 Simulink 進(jìn)行仿真