 數(shù)字SOC集成電路IC設計工程師培訓班 |
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| 課程說明 |
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| 本課程講授基于Synopsys 和 Cadence公司的 EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，學員通過運用數(shù)字邏輯、硬件描述語言完成一個中等規(guī)模的專題項目設計，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時序分析、可測性設計、一致性驗證等一系列數(shù)字電路前端流程中的設計技巧，最終使學員達到能獨立完成中等規(guī)模電路模塊的前端設計水平。通過多個專題實驗幫助學員熟悉數(shù)字集成電路設計流程，提升學員分析、設計、優(yōu)化、驗證的能力。 |
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| 培訓目標 |
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幫助學員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開發(fā)流程和設計技巧，以及相關(guān)設計軟件的使用，課程結(jié)束后學員可積累相當于1年左右的實際工作經(jīng)驗，能夠獨立完成ASIC/SOC中等模塊的設計。 |
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| 教學優(yōu)勢 |
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曙海教育的數(shù)字集成電路設計課程培養(yǎng)了大批受企業(yè)歡迎的工程師。大批企業(yè)和曙海建立了良好的合作關(guān)系。曙海教育的數(shù)字集成電路設計課程在業(yè)內(nèi)有著響亮的知名度。 本課程，秉承12年積累的教學品質(zhì)，以IC項目實現(xiàn)為導向,老師將會與您分享數(shù)字芯片設計的全流程以及Synopsy和Cadence公司EDA工具的綜合使用經(jīng)驗、技巧。 本課程，以實戰(zhàn)貫穿始終，讓您絕對受益匪淺！ |
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| 入學要求 |
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有數(shù)字電路設計和硬件描述語言的基礎或自學過相關(guān)課程。。 |
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| 班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576/13918613812( 微信同號) |
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| 堅持小班授課，為保證培訓效果，增加互動環(huán)節(jié)，每期人數(shù)限3到5人。 | |||
| 上課時間和地點 |
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| 上課地點：【上?！浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈 最近開課時間(周末班/連續(xù)班/晚班）：IC設計工程師培訓班：2022年12月12日.. |
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| 實驗設備 |
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| ☆資深工程師授課 ☆注重質(zhì)量 ☆邊講邊練 ☆合格學員免費推薦工作 ★實驗設備請點擊這兒查看★ |
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| 最新優(yōu)惠 |
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| ◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學生憑學生證，即使一個人也優(yōu)惠500元。 | |||
| 師資團隊 |
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| 【趙老師】 大規(guī)模集成電路設計專家，10多年超大規(guī)模電路SOC芯片設計和版圖設計經(jīng)驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯(lián)網(wǎng)芯片等芯片的研發(fā)。精通CMOS工藝流程、版圖設計和布局布線，精通SOC芯片 設計和版圖設計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設計、驗證、DFT、PD、流片經(jīng)驗。 熟練掌握版圖設計規(guī)則并進行驗證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉CMOS設計規(guī)則、物理設計以及芯片的生產(chǎn)流程與封裝。 【王老師】 資深IC工程師，十幾年集成電路IC設計經(jīng)驗，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網(wǎng)絡芯片、手機芯片等等。 從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計， 熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設計。 【張老師】 從事數(shù)字集成電路設計10余年，精通CMOS工藝流程、版圖設計和布局布線，精通VERILOG,VHDL語言， 擅長芯片前端設計和復雜項目實施的規(guī)劃管理，其領導開發(fā)的芯片已成功應用于數(shù)個國際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗，對于現(xiàn)今主流工藝下的同步數(shù)字芯片設計技術(shù)和流程有良好把握。長期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過百萬門的數(shù)字芯片成功流片經(jīng)驗. ★更多師資力量請見曙海師資團隊。 |
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| 質(zhì)量保障 |
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1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽； |
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| 集成電路IC設計工程師培訓班 |
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本課程實戰(zhàn)演練使用Synopsys公司的DC,PT等工具， 免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設計和練習！ |
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第一階段 集成電路前端設計 |
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第二階段 數(shù)字集成電路后端設計 |
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第三階段 IC項目實戰(zhàn) |
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Synopsys DC（Design Compiler） 綜合 1，綜合的概念 2，綜合庫與工具介紹 3，工作環(huán)境的設立和關(guān)鍵命令 4，綜合前的準備工作 5，芯片邏輯代碼和流片廠庫的結(jié)合 6，綜合的過程 7， 綜合后網(wǎng)表的導出 8，時序SDC的導出 9，Synopsys DC 為Cadence Encounter工具所做的準備工作。 10，快速綜合TCL腳本使用技巧 Cadence Encounter 布局布線 1.網(wǎng)表和工程庫的結(jié)合 2，環(huán)境變量的設置和關(guān)鍵命令 3,布局布線前的準備工作 4，Synopsys DC工具和Cadence Encounter工具的銜接和配合 2.Floor plan 3.電源規(guī)劃 4.布局、擺放 5.時鐘樹 6.布線 Cadence Virtuos 芯片焊盤和封裝 1，環(huán)境變量的設置和關(guān)鍵命令 2，庫的導入 3，快速建立工作環(huán)境的方法 4，焊盤庫和工藝庫的建立 5，Encounter def文件的導入 6，Encounter和Virtuoso的配合 7，芯片文件的導入 8，焊盤和封裝的仿真 9，焊盤、封裝與芯片的管腳規(guī)劃 10，連線技巧 Synopsys PT（PrimeTime） 驗證仿真 1，環(huán)境變量的設置 2，關(guān)鍵命令 3，仿真驗證過程 4，仿真驗證報告的產(chǎn)生 5，快速驗證技巧 6，TCL腳本的使用技巧 技巧和總結(jié)提高 1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語法規(guī)范、語言與電路實現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實現(xiàn)技巧、基于Verilog語言的測試編碼技巧，功能驗證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設計環(huán)境和設計約束的制定、綜合優(yōu)化的技巧、實現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、可測試設計技術(shù)
基于Synopsys DFT compiler的DFT技術(shù)，介紹可測性設計技術(shù)、組合電路和時序電路的測試方法、基于TCL的DFT設計實現(xiàn)的基本流程。
4、靜態(tài)時序分析技術(shù)
基于Synopsys PT的靜態(tài)時序分析技術(shù)，介紹靜態(tài)時序分析、基于TCL技術(shù)的處理過程和常用的時序分析方法。
項目實踐： 本課程專題實驗是構(gòu)造一個ARM9的處理器， |
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